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电源完整性时域仿真不收敛问题分析和解决方案

德图科技 2024-01-08

近年来，随着数据中心，AI, ChatGPT等应用的兴起，半导体芯片低电压，大电流应用场景越来越多，从而对电源质量的要求越来越高，电源完整性(Power Integrity, PI)的仿真变得越来越重要。传统的电源完整性更多关注于PDN阻抗曲线的优化，而CPM模型的出现，使时域电源噪声仿真成为可能，也更加直接和方便的用仿真的方法解决PI的问题。

PI时域仿真中，由于存在VRM, PCB/PKG PDN, 电容等各种器件及不同的频率特性，加上一般S参数端口比较多，最常见的一个问题是仿真不收敛。本文就此问题，展开讨论以给出解决方案。

1. PI时域仿真不收敛的症状

仿真不收敛的症状很多种，但是常见的有以下几种：

a.仿真设置都没有问题，但是总是报错后终止仿真，无法得到时域波形。比如”unable to achieve acceptable error”，或者出现一堆信息，然后显示”simulation finished with errors”。

b.仿真过程中出现警告，可以得到时域波形，但波形明显不对。（需要一定的判断能力)

c.仿真过程中出现警告，可得到时域波形，波形一开始是对的，但是慢慢震荡发散。

2. PI仿真不收敛的原因

a.抽取的S参数模型本身违反无源性和因果性。

b.模型的Port数比较多，比如大于100个Port, 甚至上千Port。

c.电路本身回路没接好，或者电容电阻等被动元器件的模型不对，S参数低频没有定义资料或ESR/ESL等值不合理。

PI仿真中，这三个原因都比较常见，尤其是一些CPU, GPU, AI等大型芯片，每一路电源上都有很多电容，很容易形成大端口S参数，从而产生无源性和因果性的问题，而且很多电容模型质量参差不齐，频段不一样，各种因素混合起来，时域仿真中经常发生不收敛的问题。

3. PI仿真不收敛的传统解决方法及其局限性

a.避免Port数过多，超过上百个，甚至几百上千个。这一点在SI仿真中比较容易实现，但在PI仿真中，往往无法完全避免，因为大电流经常需要很多去耦电容，而为了避免电容模型造成的不收敛问题，经常推荐电容留Port, 在时域仿真中外挂电容模型的方法。而Port越多，S参数所形成的矩阵运算复杂度大幅度增加，时域收敛的难度也就越大。

b.使用软件推荐的Enforce passivity/causality, 这种方法通常是强制做数值修正，效果往往不太好。

c.如果电容模型不是从DC开始的(比如有些电容模型是从100M开始)，最好通过一定的方法外插产生包含DC到低频的S参数。

4. 推荐的解决方法

a.最理想的解法是提取S参数的时候就确保其模型质量，保证无源性和因果性。但是对于PDN多端口模型，这一点很难实现，而且即使S参数质量没有问题，依然不能完全保证可以收敛。

b.使用市面上第三方工具把S参数直接转Spice模型，注意，一定需要是Full-wave(broad band) 这种宽频模型。这种方法的关键是在转换的过程中，如何减少fitting error，从而避免精确度上面的影响。

目前市场上主流的工具，在处理这种PDN模型，尤其是大端口模型的时候，在低频段，或者低频转高频的频段，经常会出现因为fitting error导致的误差。

c.德图科技自主研发的一款工具S2Spice，可以很好的解决这个问题。S2Spice也是把S参数转换成Spice模型，但是可以生成具有物理意义的等效电路，而其他工具并不可以生成具有物理意义的等效电路。

有了这些等效电路，就可以从原理上理解整个Power rail的参数分布，从而更有针对性的对PND进行优化。

PDN阻抗是表征PDN性能最直接的参数，根据实际需求，一般会看开路阻抗和短路阻抗，开路阻抗的意思是忽略VRM的影响，VRM端直接开路，在其他端口看进去的阻抗，这种情况往往看不到低频段(VRM, Buck电容等)的真实曲线。短路阻抗让VRM端直接短路，模拟VRM低阻抗的特性，需要注意的是对于DC-DC具有反馈回路的电源设计，VRM短路端口需要放置在反馈点上，不然结果会有差异。

S2Spice不仅可以查看开路和短路阻抗，并且对PDN 短路后的低频转高频的部分做了精度加强处理，在保证精度的同时也大幅度的提升了速度，减少了电路复杂度，为设计仿真人员节省了大量时间。和其他产品对比，在精确度上有明显提升。

以一个实际PDN S参数为例，下图为S参数转换为Spice以后的对比图，会发现低频转高频的区域，会有较大的偏差，而PCB/封装很多信息是在这个频段，fitting出来的误差，会导致最终结果出现不可预知的问题，甚至误导性的结论。